systemverilog

[US]/ˌsɪstəmˈvɜːrɪlɒɡ/
[UK]/ˌsɪstəmˈvɛrɪlɔːɡ/
Frequency: Very High

Translation

n. Un langage unifié de description et de vérification matérielle étendant le Verilog IEEE 1364.

Phrases & Collocations

systemverilog code

code SystemVerilog

systemverilog design

conception SystemVerilog

systemverilog module

module SystemVerilog

systemverilog testbench

bench d'essai SystemVerilog

systemverilog verification

vérification SystemVerilog

systemverilog interface

interface SystemVerilog

systemverilog task

tâche SystemVerilog

systemverilog function

fonction SystemVerilog

systemverilog package

package SystemVerilog

systemverilog constraint

contrainte SystemVerilog

Example Sentences

the systemverilog syntax supports advanced data types.

La syntaxe SystemVerilog prend en charge les types de données avancés.

i wrote a comprehensive systemverilog testbench for the design.

J'ai rédigé un banc d'essai complet en SystemVerilog pour la conception.

the systemverilog simulation ran successfully on the server.

La simulation SystemVerilog s'est exécutée avec succès sur le serveur.

we instantiated the systemverilog module in the top-level design.

Nous avons instancié le module SystemVerilog dans la conception de niveau supérieur.

the systemverilog interface simplifies the communication between blocks.

L'interface SystemVerilog simplifie la communication entre les blocs.

systemverilog assertions helped catch the timing violation.

Les affirmations SystemVerilog ont aidé à détecter la violation de temporisation.

the systemverilog class encapsulates the transaction logic.

La classe SystemVerilog encapsule la logique de transaction.

systemverilog uvm provides a standard verification methodology.

SystemVerilog UVM fournit une méthodologie de vérification standard.

the systemverilog dpi allows interaction with c functions.

Le DPI SystemVerilog permet une interaction avec les fonctions C.

the synthesis tool supports systemverilog constructs.

L'outil de synthèse prend en charge les constructions SystemVerilog.

systemverilog enum types improve code readability.

Les types enum SystemVerilog améliorent la lisibilité du code.

the systemverilog always_ff block ensures proper flip-flop inference.

Le bloc always_ff de SystemVerilog assure une déduction correcte des bascules.

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